Celda (procesador)

Cell (o Cell Broadband Engine ) es una serie de procesadores que fue desarrollada por IBM junto con Sony y Toshiba . Los procesadores se caracterizan por el uso de un 64-bit - PowerPC -Kernes, una tubería de la arquitectura, el apoyo a simultánea multi-threading y el uso de un heterogénea arquitectura multi-núcleo , por lo que son ideales para el cálculo paralelo.

construcción

Diagrama del procesador celular

El concepto básico de los procesadores de celda proporciona ocho elementos de procesamiento sinérgico (SPE) y un elemento de procesamiento PowerPC (PPE). Los núcleos de procesador individuales están acoplados a través de un bus de interconexión de elementos (EIB), que puede transferir datos con hasta 96 bytes por ciclo de CPU. Tanto el PPE como los SPEs pueden acceder al EIB con 8 bytes por ciclo de CPU. El EIB se implementa como un bus de anillo (4 × 128 bits) y se sincroniza con la mitad del ciclo de la CPU. Se accede a la memoria principal a través de un controlador de interfaz de memoria (MIC).

Elemento de procesamiento sinérgico (SPE)

Cada SPE consta de una unidad de cálculo ( ALU ) con un SIMD cuádruple , denominado Unidad de procesamiento sinérgico (SPU o SPX). Tiene 128  registros , cada uno de 128  bits de tamaño. El SPE también incluye un controlador de flujo de memoria (MFC) que controla las transferencias DMA a la memoria principal oa otras SPEs, así como su propia memoria local de 256  kB .

Gestión de almacenamiento y almacenamiento local

La memoria local (también llamada Load Store Unit , LS para abreviar) consta de cuatro bloques de memoria separados de 64 KB con seis ciclos de latencia. Una SPU solo puede comunicarse directamente con el almacenamiento local. Un controlador de flujo de memoria (MFC), que actúa de forma completamente independiente, es responsable del acceso o la comunicación con la memoria principal, el PPE u otras SPU . Esto significa que, en teoría, la memoria de las SPE individuales puede dividirse libremente o protegerse con derechos de acceso específicos. Es posible realizar un total de 16 acciones de memoria simultáneamente con el MFC.
Con el abandono completo de la memoria caché en favor de una memoria local directamente direccionable y basada en SRAM , las latencias de la memoria se pueden controlar y mantener correspondientemente bajas en comparación con una arquitectura en orden compatible con la memoria caché . Gracias a este método, las secuencias del programa pueden controlarse en un alto grado tanto mediante compiladores como mediante programación directa, de modo que la ejecución desordenada o las sofisticadas predicciones de salto , que habrían aumentado innecesariamente la complejidad del procesador, son superfluas para un alto rendimiento.

Esquema de la SPE

Unidad de procesamiento sinérgico (SPU)

Una SPU funciona con dos tuberías ( pares e impares ) que tienen 23 pasos de longitud. La tubería par alberga las unidades de punto flotante y de punto fijo, mientras que todas las demás unidades funcionales se encuentran en la tubería impar . Una SPU puede ejecutar dos instrucciones por ciclo ( problema dual ), una de ellas por canalización. Esto corresponde a un máximo de ocho operaciones de punto flotante por ciclo con precisión simple. A una frecuencia de reloj de 3,2 GHz, esto da como resultado un rendimiento teórico de 25,6 GFLOPS por SPU.
Solo se implementa una predicción de rama estática. Por lo tanto, el rendimiento del compilador es importante a este respecto, ya que los peligros de la tubería dan como resultado un tiempo de espera de 18 ciclos. La gran cantidad de conjuntos de registros también ayuda a salvar las latencias resolviendo bucles ( desenrollado de bucles ) o ejecutando algoritmos varias veces en paralelo.
Las SPU no son coprocesadores . Pueden funcionar de forma independiente entre sí y también son compatibles con el código del programa PPE, siempre que se haya recopilado y ampliado para incluir llamadas DMA. Aunque las SPU están diseñadas para aplicaciones más específicas, son procesadores con un conjunto de instrucciones de uso general .

Esquema del PPE

Elemento del procesador de potencia (PPE)

El procesador de control (PPE) se basa en la arquitectura PowerPC de 64 bits de IBM , pero su canalización, en comparación con los procesadores PowerPC convencionales, funciona en orden , es decir, funciona uno tras otro. Sin embargo, el PPE ha retrasado las canalizaciones de ejecución que permiten la ejecución fuera de orden al menos para las instrucciones de carga. Dado que puede procesar dos subprocesos al mismo tiempo, las desventajas de orden habituales causadas por las tuberías bloqueadas surgen en menor medida con programas configurados adecuadamente. La caché L2 de 512 KB está disponible para el PPE . La CPU tiene un total de 2,5 MB de memoria interna.

historia

El procesador Cell es un desarrollo conjunto de Sony, Toshiba e IBM. El desarrollo comenzó en marzo de 2001 en un centro de desarrollo en Austin con la participación de ingenieros de las tres empresas. Un total de más de 400 especialistas, repartidos en diez ubicaciones en todo el mundo, participaron en el desarrollo de Cell. Las unidades de procesamiento sinérgico se diseñaron en gran parte en la ubicación de IBM en Boeblingen , Swabia .

En general, el desarrollo estimó más de 400 millones de dólares estadounidenses, miles de millones más se invirtieron en el establecimiento de fundiciones , incluido el sitio de producción de IBM en East Fishkill, Nueva York.

El primer procesador de células fue de 90 nm de tamaño de la característica en la técnica SOI fabricado alcanzó de este modo la un área de aproximadamente 235 mm². Los informes anteriores a abril de 2005 relacionados con un prototipo anterior ( DD1 ) del procesador hablan de un área de troquel ligeramente más pequeña de 221 mm². La versión final ( DD2 ) tiene un PPE mejorado con mayor rendimiento SIMD , lo que ocupa más espacio. Desde marzo de 2007, IBM fabricó el procesador en un proceso de 65 nm, lo que llevó a un área de matriz más pequeña y, por lo tanto, a menores costos de producción. Con la introducción de la PlayStation 3 Slim en agosto de 2009, siguió otro encogimiento a 45 nm con un área de solo 115 mm².

En 2007, se lanzó una variante mejorada del procesador Cell, el PowerXCell 8i . Este se fabricó en 65 nm desde el principio y, en comparación con su predecesor, admite cálculos con números de coma flotante con doble precisión de forma nativa, es decir, sin funciones auxiliares y por lo tanto mucho más rápido.

compromiso

El procesador Cell se desarrolló prestando especial atención a las aplicaciones informáticas de banda ancha, especialmente la informática gráfica y la codificación / decodificación de vídeo. El diseño encontró su primer uso comercial en septiembre de 2006 en servidores blade de IBM con ocho SPE. El procesador era más conocido por su uso en la consola de juegos PlayStation 3 de Sony , donde funciona a 3,2 GHz, pero solo con siete SPEs. Esto significa que todavía se pueden usar chips de celda con solo siete SPEs en funcionamiento, lo que puede reducir los costos. Incluso con solo siete SPEs, el procesador alcanza un rendimiento máximo teórico de más de 200 GFlops con números de punto flotante de precisión simple, que es superior a los procesadores de las consolas de la competencia de séptima generación ( Xbox 360 y Wii ).

El procesador también se usa en televisores con funciones de video extendidas; los derivados de celda con solo cuatro SPEs y hardware adicional para codificación y decodificación de video también se usan en portátiles especiales de Toshiba y en tarjetas de expansión para PC. El procesador sucesor PowerXCell 8i se ha utilizado en servidores desde marzo de 2007.

Más información

Peter Hofstee, uno de los principales arquitectos del procesador

En la comparación de rendimiento de LINPACK con otros procesadores, el Cell BE funciona de la siguiente manera:

Los valores se refieren a números de coma flotante de doble precisión (64 bits), para los cuales no están diseñadas las SPU del procesador de celda. Con la ayuda de la unidad VMX en el PPE, que está optimizado para doble precisión , el procesador Cell gestiona hasta 21.03 GFlops bajo la implementación de IBM. Un grupo de trabajo dirigido por Jack Dongarra optimizó el código mediante un proceso iterativo . Con LINPACK, se puede lograr un rendimiento correspondiente a 100 GFlops en una matriz 4K × 4K con doble precisión. El PPE tampoco contribuye al cálculo real, pero sirve como unidad de control para las SPU.

Los cálculos de LINPACK con números de punto flotante de precisión simple (32 bits) alcanzan más de 73 GFlops en un procesador de celda con ocho SPU. A medida que aumenta el tamaño de la matriz, aumenta la eficiencia informática, de modo que 8 SPU en una matriz 4K × 4K bajo LINPACK alcanzan alrededor de 156 GFlops.

También es interesante comparar el procesador Cell con otros multiprocesadores:

Ver también

• H. Peter Hofstee
• Subprocesamiento múltiple del lado del hardware
• Concurrencia
• Computadora paralela
• PowerPC
• Procesador de terascala
• Procesador TRIPS

enlaces web

• Motor de banda ancha celular . IBM (inglés)
• Explicación de la arquitectura celular . Detalles del motor de banda ancha celular
• Centro de recursos de Cell Broadband Engine . IBM (inglés)

Evidencia individual

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